硬连线控制器设计.docx

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1、模型机硬连线控制器设计一、实验目的(1)融会贯穿计算机组成原理与体系构造课程各章教学内容，通过知识的综合运用，加深对CPU个模块工作原理及相互联系的认识；(2)掌握硬连线控制器的设计方法；(3)培养科学研究能力，取得设计和调试的实践经历。二、实验设备(1) TEC-8实验系统1台(2) PentiUIn3以上的PC1台(3)双踪示波器1台(4)直流万用表1块(5)逻辑测试笔(在TEC-8实验台上)1支三、设计与调试任务(1)设计一个硬连线控制器，和TEC-8模型计算机的数据通路结合在一起，构成一个完整的CPU,对该CPU要求:能顾完成控制台操作，包括启动程序运行、读存储器、写存储器、读存放器、

2、写存放器。能够执行表3.1中的指令，完成规定的指令功能。表3.1中，XX代表任意值，RS代表源存放器号，RS代表目的存放器号。在条件转移指令中，代表当前PC的值，offset是一个四位的有符号数，第三位是符号位，。代表正数，1代表负数。注意：不是当前指令的PC值，而是当前指令的PC值加1。表错误!文档中没有指定样式的文字。.1新设计CPU的指令系统名称助记符功能指令格式IR7IR6IR5IR4IR31R2IRlIRO加法ADDRd,RsRd-Rd+RsOOOlRdRs减法SUBRd,RsRd-Rd-Rs0010RdRs逻辑与ANDRd,RsRd-RdandRsOOllRdRs加1INCRdRd

3、-Rd+10100RdXX取数LI)Rd,RsRd-Rs0101RdRs存数STRs,RdRs一Rd0110RdRsC条件转移JCoffset假设C=I,那么PC一+offsetOllloffsetZ条件转移JZoffset假设Z=I,那么PC一+offset1000offset无条件转移JMPRdPC-Rd1001RdXX输出OUTRsDBUSRs1010XXRs停机STP暂停运行1110XXXX 在Quartus|下对硬连线控制器进展编程的编译。 将编译后的硬连线控制器下载到TEC-8实验台的可编程器件EPM7128S中去，使得EPM7128S成为一个硬连线控制器。 根据指令系统，编写检测

4、硬连线控制器正确性的测试程序，并用测试程序对硬连线控制器在单微指令方式下进展调试，直到成功。(2)在调试成功的根底上，整理出设计文件。L硬连线控制器逻辑模块图；2 .硬连线控制器指令周期流程图；3 .硬连线控制器的硬件描述语言源程序；4 .测试程序;5 .设计说明书;6 .调试总结。四、硬连线控制器逻辑模块图本实验要求设计硬连线控制器，而仍然利用实验台的数据通路和其他模块。因此我们只需对硬连线控制器局部进展编程就行了。TEC-8模型计算机电路框图如以下图IoA端口ALUABUSLDCLDZT3/B端口MBUSMEMWD7LDOLD7RDOR双端口RAMA7L-A0L-ZS-A7RAOR-RDO

5、LDROLDRILDR3RORDl(SEU)RDo(SEL2)41选择器BDBUS4选I选择器A214争星器LDRODRWT3JI.DR2SWDSBUSRSI(SELI) RSO(SELO)R3督控制信号R7-AROPC7PCOARDBUSIR3IRO-ILDR3IRBuSLlRTfLlARIABUSCLR#PCADD Up PClFC TA/CLR#LARARINCT3f I5F数据开关SD7SDOA组控制信号时序发生器,Dzql 立(fels - 一CLLN- / L乙dCl dels 一 工2控制信号切换电路微程序控制器IR7IR4转换开关B组控制信号硬连线控制器I21 SEI.CTI.

6、-介GIR3IROWlSEL3-SEL0IR7IR4IRBUS图1TEC-8模型计算机电路框图从电路框图中可知，硬连线控制器与微程序控制器不同，其产生的控制信号除了受译码器输出信号SWCSWAIR7IR4,节拍电位信号TT3,状态条件信号Z、C,以及CLR#的控制外，还受时序发生器产生的节拍脉冲信号W3W1的控制。硬连线控制器的逻辑模块图为:微操作控制信号BlBn硬布线控制器结构方框图启动停止 时钟 复位指令寄存器图2硬连线控制器的逻辑模块图五、硬连线控制器指令周期流程图与微程序控制器不同，硬连线控制器以节拍电位W3W1为时间单位。其指令周期流程图为:图3硬连线控制器参考流程图一个执行框代表一

7、个节拍电位时间，TEC-8实验系统中采用了可变节拍数来执行一条机器指令。从上图中可知，大局部指令只需要两个节拍电位町和W2,少数指令还需要W3。因此当需要W3时在W2时产生一个信号LONG。时序信号发生器收到信号LONG后产生W3。有的操作如写存放器需要四个节拍电位，将该操作化成两条机器指令的节拍，通过信号STO联系在一起。还可以只产生Wl,通过SHORT信号实现。根据硬连线流程图还可以得到组合逻辑译码表，如下表2：表2组合逻辑译码表IRADDSUBANDINCLDSTJMPOUTSTPJCJZLIRWlWlWlWlWlWlWlWlWlWlWlMW2W2W2/W3W2W2S3W2W2W2W2/

8、W3W2W2S2W2W2W2SlW2W2W2/W3W2W2SOW2W2W2W2CINW2LDCW2W2W2LDZW2W2W2W2DRWW2W2W2W2W3ABUSW2W2W2W2W2W2W3W2W2LARW2W2PCADDC,W2Z,W2LPCMBUSW3MEMWW3LONGW2W2STOPW2PCINCWlWlWlWlWlWlWlWlWlWlWl根据译码表，对以后的编程和错误查找有很大的帮助。六、程序编写过程利用VerilOg语言，在ModeISiin环境下进展编程和仿真。刚开场做实验时心里是茫然的，不知道从哪里开场，无从下手,不知道采用什么方法，加上对VeriIOg语言的掌握还不够熟练，因

9、此第一次实验课几乎没有什么进展。后来通过王教员和唐教员的耐心讲解和指导，明白了可以用两种不同的实现方法进展编程，但因为个人觉得利用状态机的方法进展编程理解起来思路较为简单，而且逻辑较为清楚，于是决定利用状态机的方法进展编程。本程序是在唐教员的程序根底上进展修改的（唐教员的还没有完成），但在编程过程中还是遇到了很多的问题，比方时序问题等。在同学和教员的帮助下，完成了一局部工作，但程序依然存在着一些问题，结果实验还是没有完全做完。把整个控制器分为四个状态：StateO表示初始状态，对所有的信号进展初始化，表示Clear以后的状态，只有SToP有效；Statel表示Wl有效时的状态，具体又可以按照S

10、WerSWA的不同进展不同的赋值与操作；State2表示W2有效时的状态，再根据STV的不同进展赋值；State3表示W3有效时的状态。正常情况下一个状态完成以后进入下一状态，但有很多情况下是不行的，比方写存储器、读存储器、写存放器等操作。于是需要根据对STO信号、SHORT信号、LONG信号等进展判别来进展不同状态之间的转化。具体为：从Stateo开场，假设SW符合要求（5）,进入State1,否那么回到stateO；statel：假设执行程序且STO=O或读存储器或写存储器，那么下一状态仍为statel,否那么下一状态为state2;state2:假设为执行指令的LD或ST,那么下一状态为

11、State3,假设为写存放器操作且STO=O或执行指令但不为LD或ST,那么下一状态为Wl,假设都不符合，下一状态为初始状态State0；state3:直接回到State1；源程序压缩包：CPU为源程序，其余程序为测试程序，程序名字表示所测试的指令或工作台模式。七、MOdelSiin仿真过程程序编译成功后，开场编写仿真程序，进展仿真。因为对仿真程序的掌握不是很完善，刚开场我们组就出了很多问题，不是时序的问题就是赋值的问题。感谢同学和教员的耐心指导和帮助。因为篇幅问题，在此仅贴出操作台操作和局部有代表性的指令的仿真过程，（ADD,AND,LD,JC,JMP,STP）其余仿真代码在程序包里，因为并

12、没有烧到芯片里，也没有真正的实现，所以实际源程序可能还存在着一些问题。（一）操作台模式仿真过程1 .写存储器过程仿真（SW为OOl）写存储器只需要Wl,仿真图如图4所示:1_I1IZOQns3C0ns/bO01CP3sO01)RV/w01,ONC/AmOOIAPCwO01AA/fO01sCADO/BMWVAWNC/WO014W/Si*O01/STOP/S*XX)1IR/5WOoIoc/smO01DZWOQUSKMTw*O01ONG/WbOOVON/5WOOI/50/5WOOVSI/swO0yS2/SW00153/9*00UM图4写存储器过程仿真图2 .读存储器过程仿真（SW为OlO）读存储器的过程在时序上与写存储器类似，都只需阳。仿真图如图5所示:O*加QW*M01034WC,vw:Olstostolstolsto图5读存储器过程仿真图3.读存放器过程仿真（SW为011）读存放器过程需要Wl和W2o2图6读存放器过程仿真图4.写存放器过程仿真（SW为100）写存放器过程各需要两个Wl,W2o并用STO作为时序判定条件