6.3 共點輸出之數位輸出電路.docx

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1、合，除在P1.C内部程式之互外，需在P1.C以外另加装互箱量路，如下圈箱例：输出P1.C反斡输出输出反斡1限像H第P1.C正樽翰出正*l限f荆嗣锭磁i用或缰密器B甯磁I用或微空器A互飨接黠(NC)互接黠(NC)6.2FBN主I超之数位输出如前述FBN主微之数位输出只有1.ineDriver差勤输出和非共黠之蠲立建晶股输出雨槿，加不供应继Ig器或雨流艘输出。6.2.1FBNDC5V差勒(1.NEDRIVER)高速翰出甯:路及其接FBN之5V差勤高速输出可接输入卷光藕合输入或1.NERECEIVER输入之期勒器，如下因！雨例所示，卷提高雌IK抗性及信虢品l以具有隔蹄综外盾之曼备交综(IWiSedP

2、air)来速接，加酹隔雕外培典P1.C之SG及器之FG速接。YOY1Photocouple入之靶例1.ineReceiver输入之16例箜勤器P1.C6.2.2FBN非共黠之重晶骷输出铤路及其接综此建晶帽输出四低速负裁戴(SOURCE接综靶例)(SINK接幺泉箱例)保保如上圈所示携立赖出之甯品骸建路可互换输出端黠和负裁之位置而任意作SINK或SOURCE输出，故辗SINK或SOURCE运用之限制。因此其输出板上之SINK/SOURCE糕示位即保留空白未襟不。FBN非共黜输出每黠最大输出.雷流可速O.5A,但力$考虑温升I砌保，在4钻全ONH,每粘勿超遇0.3A,8钻全ONB,每期睛勿超送0.2

3、A（,若需提升甯晶骷ONOFF之反感速度，可依6.3.2第之叙述，加假负裁建阻改善之。6.3共黠输出之数位赖出甯路除FBN外之所有数位输出Ig路，熊是翟晶镀器或流船解出均卷共钻赖出结情，密分述如下：6.3.1 共黠输出之建晶路金i横及其接除上FBE主檄或接充檄/模组之雷晶晶输出链路和FBN之重品牌输出翟路是完全一梯，其差巽只在於FBE及撅充械/模上之甯晶锚输出宙路多加了一他可以互操C（集）幽E（射）之曼椀矍投Jumper而已。因力3在共黠输出畤其共黠只能接相同之建趣（E椀或C椀，而不能混合，否即曾造成短路），例如共黠若接E趣印J形成SINK输出，而辗法作SOURCE输出，反之只能作SOURCE

4、输出而不能作SIK翰出，因此利用Jumper可使C、E撷互换，便可任意使共黠卷C椀或E椀而能iM獴SINK或SOURCE检出。同一共黠匾现之翟品牌，其定必须一致（同卷E或同卷C椀）。下园/32黠共钻展现典4黠共黠展W分别作SINK典SOURCE定之箱例。Jumper置於SINK位置DC建源（SlNKt定之2共粘输出展）DC空源（SoURCE定之4共粘输出国境）Jumper置於SRCE位置警告1.FBE及樵充檄/模组之.雷晶微输出之SINK或SOURCE组憩在出陶恃便已a定完成，使用者愿视需要，指定避聘SINK或SOURCE输出械型，不可擅自燮更定。2 .合格之卑蕖人具可依6.3.3第之程序燮更

5、SINK或SOURCE组定，但l矜必於燮更定畴，同畤更改翰出名板上之愫示，以避免日接雒，漫之困祗三然各共黠翰出匾现彼此隔雒，不同之展m可作不同之输出组定（同一共钻Il境内之笆晶股翰出之定期封要相同）,但四免混淆，儡量避免有不同之定，若碓有需要，度特别楝示明，提示雄者注意。3 .在定畤，需特别注意同一共黠输出显瑰内之各建晶骸模之定必须一致（全卷SINK或全篇SOURCE）,且在插入插梢畤，必须依重品股模上之JPl旁透之插梢方向楝示符龈符插梢之醇甯片以垂立方向插入SINK或SOURCE位置。同一共昂幅境内之定不一致或腾插梢I误置卷横方向，或同一共粘显j鬼内有不一致之定揩造成Wf出黠短路而箜成永速醇

6、通，造成，误勒作，可能算致人身亡或重大财物损失。4 .3.2重晶骸输出建路之反愿速度之提昇在FBE主檄上之镀晶能输出雎然链路结横相同，但郤有中速和低速之分，而所有撮充檄之富晶牌翰出全部卷低速。中、低速甯：晶股翰出之藏翟流有不同之限制。中速重晶股输出（步我率可透20KHz）FBE-20MCT之Y0Yl,FBE-28MCT之Y0vY3,FBE-40MCT之YY7均卷中速翟晶髅输出，其愿用主要作卷pulse翰出以推勒步造焉逢等位置控制铤路，卷求敕快速之频率畿廖其藏重流之上、下限均有限制，其负裁建流以0.IA效果最侵，因卷一般勤器之输入阻抗均甚高，致负载重流很小，如此照造成由ONOFF之HI尚燮是，因

7、此加上如下宙路中之假#裁使其载建流幺勺在01A左右。0.IA相流P1.C重晶黑输出负载假负载电阻R低速建品牌输出（频率低於500Hz）FBE主檄之中速建晶腌翰出以外之铤品船输出及接充檄/模之铤晶船输出均卷低速，其最大输出建流卷05A,在额定建流下，其反感HUUO2ms但若在整负载畴其由ONOFF之反三BU3曾较息此畤以如上圈一棣使用假负载重阻提高负载铤流以改善之。三然各集涌品牌翰出强流可邃05,但因温升保，在多粘同畤ON之情况下，雨共黠甯路输出每黠最大建流。青勿超遇0.4A,4共黠Ig路输出每黠最大重流三青勿超通03A。6.3.3共黠输出之重:晶髅SINK或SOURCE输出方式之定程序（1）燮

8、更定必须在P1.C新锭情况下暹行取下上盖中央之小盖板，将到！重池自上盖之铤池座移I荆匆使鲤甯池插脱落，若脱落瞧在3分内插回，否即可能造成P1.C内部程式、资料消失或弱1.）,卸下上篮四遇之螺,取下上盖，可看到下方输出侧整排之建晶髅模组。依下圈指示方法，将Jumper之醇铤片以垂直方向插入插梢之SINK或SOURCE位置。（正碓）（正碓）醇雀片保持垂直方向（2昔BM）（籍IM）（4）装回上蒸加固定好螺再将翟池置回翟池座，碓定甯池之Connector碓插入其Socket上。（5）装回上盖中央之小靛板，企更改输出板上之SIKSoURCE棕示舆你所的一致。6.3.4重:晶股输出雷路之保踱典抑制所有FB

9、E/FBN系列P1.C之宙晶股输出均已包含反甯第保踱之二撷股，射於小功率建感性负载，且ON/OFF频率不高之度用已别用，但在大功率或ON/OFF羽I繁之埸合，:青依下列方法另接抑制建路以降低雌IR干援及防止遇铤壁或遇熟而损壤铤晶股输出建路。甯感性负载P1.C甯晶髅输出二械髅或相等元件D:IMlOOl二趣三抑制（功率较小畤使用）霜:感性负裁P1.C甯晶腌翰出ZD:9VZener,5W二椀艘D:1N4001或相等元件二船+Zener抑制（大功率且ON/OFF繁畤使用）赖出若需互爹考6.1第之明6.3.5三甯器输出雷路结横及其接AC/DC重源AC/DC甯源缰雷器接黠因瓢撷性，故可度用於AC或DC负戴

10、雷源，每他缎卷器最大可供应2A重:流，所有共黠之最大Ig流均卷4A0其械械勤作奔命可连200篱次，但其接粘毒命敕低，且随著工作1型、负裁硬窕1（功率因素COS）及接钻密流大小而有不同之急命，其相互阚保如下园表示，例如触甯阻负裁（CoS=1.0）在120VC,2A重流情沆下接黠盍命幺勺A25禽次，而在CoS逢0.2之高感抗或容抗负裁翟流不得超遇1,且奔命亦大幅下降至於J5甚多次（C200V）或然J8离次（ACl20V）ocos=0.7接黠甯流（八）勤作次数离次cos=0.2cos=0.4coS=1.O6.3.6甯：器接钻保避典抑制封於建感性负戴，是AC或DC空源，均感於翼战雨端或骄抑制元件，以保

11、,潼继建器接黠寸G降低HR干掇，以下分别力3AC建源及DC镀源之作法：建感性负裁P1.C继建器输出R:100120C:0.l0.24uFAC负载雷源之作法甯感性负载二检髅或相等元件D:1N4001P1.C缰建器输出DC负裁翟源之二趣腌抑制（功零敕小畤使用）甯感性外戟P1.C甯:晶股输出ZD:9VZener,5W二趣股D:1N4001或相等元件DC负裁甯源之二椀锄+Zener抑制（大功率且ON/OFF繁1均使用）输出若需互青倬考6.1得之明.6.3.7流髅（TRIAC）输出甯路之结横及其接幺泉AC馆源AC甯源流蚀输出只能使用於AC负裁建源，且因雨流船要雉持厚通其负载转流必须大於其保持雷流（25mA）,因此裁雷流小於25mA畤，必须利用假负截甯阻舆负截或聊以使负载建流大於雨流股之保持建流。其次雨流艘赖出在i用路SFF）状惫下仍有1mA（AClOOV）或2mA（AC200V）之漏,1重流，可能促使微小建流勃作之负裁彝生勃作亦须注意，欲消除此漏铤流之影警亦可如上述方法使用假裁电阳cWO每一黠流髅之额定建流卷O.3A,但在同一共钻Ii境内同|博多粘醇通畤即各黠平均雀流a勿超遇0.2A,以免内部温升谩大，影辔其春命。输出若需互箱，爹考6.1第之明。