EDAⅡ实验报告多功能数字钟.docx

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1、EDAn试验报告一多功能数字钟学院专业:学生姓名:学生学号:指导老师:交稿时间:机械工程学院高磊516101001471蒋立平2017年3月30日摘耍多功能数字时钟最基本的功能就是计时，即实现时和分的显示。在此基础上还要实现时钟的保持、闹钟、时间不准时的较时、秒表等一些附加功能。本次试验利用QUartUSiI9.1,结合所学的数字电路的学问，分析了多功能数字钟的设计要求、所需实现的功能，然后分析了实现每个功能所须要的基础模块，的终进一步分析了各种基础模块。在具体设计时，采纳的是自底向上的设计方法。目先设计各种其础模块，然后设计各种功能模块，最终进行综合设计。报告首先分析了数字钟电路的工作原理，

2、其中重点说明说明各个子模块的设计原理、编译、调试与下载。关键词:数字时钟；QuartusII9.1：仿真AbstractMultifunctiondigitalclocktimingisthemostbasicfunction,name1y,theachievementandpointsdisplay.Onthisbasis,itneedstoachievetokeeptheclockalarmclock,thestopwatchandsomeotheradditionalfeatures,whencomparedwiththetimeallowed.ThetestusesQuartusII9

3、.1,combinedwithIheknowledgelearneddigitaicircuits,analysisofmulti-functionaldigitaiclockdesignrequirements,toachievethedesiredfunction,thenanalyzestherealizationofeachfunctionmoduleneededbasisandthefurtheranalysisofthefinalavarietyofbasicmodules.Inaparticulardesign,itusesabottom-updesign.First,Idesi

4、gnavarietyofbasicmodule,andthendesignavarietyoffunctionalmodules,compilethedesignatlast.Thereportfirstanalyzestheworkingprincipleofdigitalclockcircuits,whichfocusesonanexplanationofthedesignprinciplesofvarioussub-modu1es,compiling,debugginganddownloading.Keywords:Digitalclock,QuartusII9.1,Simulation

5、IJ录1 .内容简介-1-2 .设计要求-1-1 .1设计基本部分要求-1-2 .2设计提高部分要求-1-3 .方案论证-1-3.1 脉冲发生电路-1-3.2计时电路-1-3.3清零电路-2-3.4较分电路-2-3.5保持电路-2-3.6报时电路-2-3. 7译码显示电路-2-4.电路各个模块设计-2-4.1 基本电路的设计-2-脉冲发生电路的设计-2-计时电路的设计-8-保持与清零电路的设计-10-报时电路的设计-11-译码显示电路的设计-12-消颤电路的设计-14-4. 2闹钟电路的设计-16-闹表较分较时电路设计-16-闹表比较电路的设计-18-5 .试验电路总图-18-6 .程序下载与

6、调试-19-1 .1引脚安排-19-6 .2程序下载-20-7 .试验感想与总结-20-8 .鸣谢-21-参考文献-22-1、内容简介利用相关电学学问和QUartUSII9.1软件,设计个多功能数字时钟,使其具有00:00:00到23:59:59的计时功能,并且能够实现清冬、保持、整点报时、闹钟等附加功能，最终对其进下载运行。2、设计要求2.1设计基本部分要求：1、能进行正常的时、分、秒计时功能：2、分别由六个数码管显示时分秒的计时；3、Kl是系统的使能开关（KI=O正常工作，KI=I时钟保持）；4、K2是系统的清零开关（K2=0正常工作,K2=l时时钟清零）；5、K3是系统的校分开关（K3=

7、0正常作，K3=l时时钟快速较分）：6、K4是系统的校时开关（K4=0正常工作,K4=l时时钟快速较时）：2. 2设计提高部分要求：1、时钟具有整点报时功能（当时钟计到5953时起先报时，在59,53”时报时频率为500Hz,5959”时报时频率为IKHz,）；2、闹表设定功能；3、自己设定其他附加功能。3、方案论证依据要求设计出基木计时、秒表和闹钟，各部分通过模式选择开关进行切换。其中，基本计时部分设计校分校时保持、校星期、报时和清零等电路。秒表设计、消零和保持电路。闹钟设计定时、音乐电路。最终报时、音乐闹钟电路通过蜂鸣照输出，基木计时、秒表、闹钟电路在数码管动态显示。3. 1脉冲发生电路：

8、试验中运用的震荡频率源为18MHz,而基本试验电路所需的频率为IKHZ.500Hz、2Hz与1Hz。因此,为了获得我们所需的频率,我们须要设计不同的分频器并加以不同的组合，这样就构成了我们的脉冲发生电路。本试验中，记时电路与较分电路用的都是IHZ的信号频率，消颤电路用的是2Hz的信号频率，报时电路用的是500Hz与IKHz的信号频率。3.2计时电路本试验的基本计数完成的是从00:00:00到23:59:59的计时功能。为产生秒位，须要设计一个模60计数器，给以IHZ的信号频率：由秒的进位产生分位，分位也是用的模60计数器：再用一个模24计数器时分位的进位脉冲计数，产生小时位：最终设计一个模7计

9、数器，对小时位的进位脉冲计数，产生星期位。因此，整个数字时钟的计时电路部分共包括七位：星期位、小时时十位、小时个位、分钟十位、分钟个位、秒十位、秒个位。3. 3清零电路清零功能是通过限制计数器清零端的电平凹凸来实现的。只需使清零开关按下时各计数器的清零端均牢靠接入有效电平（本试验中是低电平）,而清零开关断开时各清零端均接入无效电平即可。3.4较分电路校分校时功能由基本的逻辑门电路实现。其基本原理是通过逻辑门电路限制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器供应；当按卜校分校时开通时，既可以手动触发动身式开关给进位脉冲，也可以有恒定的IHZ脉冲供应恒定的进位信号，计数器在此脉

10、冲驱动下可快速计数。3. 5保持电路保持功能是通过逻辑门限制秒计数器输入端的IHZ脉冲实现的。正常状况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。4. 6报时电路：整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门与非门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以肯定的频率进行发音报时。37译码显示电路:显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为试验中只用一个译码显示单元，7个7段码（4个用于显示时分），所以通过2片4选74153和一个7448显示译码器协作,依据计数器的信号进行数

11、码管的动态显示。4、电路各个模块的设计5. 1基本电路的设计4.1.1 脉冲发生电路的设计通过分频电路将试验箱的48MhZ分成Ihz（为基本计时电路供应时钟2hz快速校星期、校时、校分，500hz、IKhZ为报时电路供应脉冲。（1）2分频电路设计2分频电路有一个D触发器和非门组成，当D时钟达到上升沿时，Q发生跳变，输出端频率为输入端的二分之一。.图4.1仿真波形结果:XMMflan315075m|Pw130rHSrt15B5，取最高位Q,为计数器图4.3(2)10分频电路设计COUNKR601Yt1.1.二.=r-10分频电路由一片74160和一个与非门得到图4.4仿真波形结果:：.，.】a，

12、小.4MFTeBs150乃r*Pqrr126mlidSz图4.510分频封装图10fp10fpnIOfpoutrst4图4.63)Ik分频电路设计如下图:Ik分频电路是由3个10分频串联而成,图4.7仿真波形图:VdM，BQMaTeB15075fljrzIfHrwWe32r$3图481000分频封装图:图4.9（4）24分频电路设计24分频电路是由2个74160十进制计数涔组成，一个计数器作为十位，由0计数至2,另一个作为个位，由0计数至9,通过与非门使整个计数器在由0计数至23时置位为0,如下图:图4.7仿真波形图:图4.824分频封装图:（5）脉冲发生电路24fp24fpin24fpout

13、-CSt图4.9图4.10封装图:zongfpzongfpinIkHZ500HZWOHZ1HZ2HZ图4.11从上图我们可以比较清楚的看出，通过一系列分频器的作用后，我们可以大致将48MHZ的信号源频率，大体上分为1Hz,2Hz,100Hz,500Hz,100OIIze其中,Illzl2Hz用作计数与较分较时，500llz,100oHZ用作报时,100Hz用作秒表中的秒分计数频率。4.1.2计时电路的设计(1)模60计数器设计模60计数器是由两片74160构成的同步计数器。左边的74160为秒的个位,右边的74160为秒的十位。左边的74160从0000记到100l时，RCo为1,使右边的cl

14、2打开，秒十位送一个脉冲信号计一，满意了逢十进一,由于秒的计数为从OO起先,F是当个位为9,十位为5时，即从0059”时，满意60秒的要求，这时输出端OUt为1,代表满60秒向分进一。如卜.图：图4.12封装图如下:图中en为使能端,限制计数器的开启或关闭，cll与c12为异步清零端，低电平有效，Clk为时钟端，OUt为进位信号输出端，ql4.1为输出秒个位的4个二进制表示数，qh4.1为输出秒十位的4个二进制表示数。(2)模24计数器设计图4.15模24计数器所用的元件与模60计数器所用元件大致上相同，均两为片74160,且均为同步计数。左边的74160代表的是时的个位,右边的74160代表的为时的十位。当左边为3,右边为2时,满意0023这24小时的计数,同时通过id端将两片74160置零，以此完成模24小时的计数，如下图：仿真波形图图4.16封装图图4.17上图中，en为使能端，ell与cl2为异步清零端，低电平能有效，elk为时钟信号，ql4.1为表示小时的个位的4位2进制数，qh4.l为表示小时的十位的4位2进制数。