EDA设计III-直接数字频率合成器(DDS)设计.docx

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1、干脆数字频率合成器(DDS)设计摘要干脆数字合成(DDS)是一种数字式技术，产生的频率和相位可调输出信号引用到个固定频率时钟源模块的精度数字数据技术。本质上，参考时钟脉冲频率间隔分开一个I)I)S结构提出的二进制限制字.限制字通常是24到48位长，使DDS的实施供应优越的输出频率调谐转别率。在日益竞争成本的今日，高性能，功能与作用相结合，DDS产品正快速地成为除传统的高速频率的模拟合成器解决方法之外的另一种选择。高速，高性能，D/A变换器和DDS结构到单片机(通常是一个完整DDS的解决方法)上的综合使这项技术能锅购准广泛应用，而且在很多场合供应一种替代基F模拟的P1.1.合成器。在很多应用中，

2、运用DDS的解决方案拥有敏捷的特性，相较模拟等效电路锁相环频率合成器它有些独特的优势。DDS优势：微林兹的输出频率和相位调擦功能，这些全部在数字限制卜.完成。极其快的调相输出频率(或者相位)，相位频率连续无畸变/使未达到的相关模拟还原时间异样。DDS数字化实现了消退了手工系统谢谐的须要操控和零部件老化和温度模拟合成器解决方法。DDS实现了数字的限制接口，当它在处理器下限制时系统可被遥控的环境变得简单、精确且尽可能完善。当它作为一个相位合成器时，DDS能锅前所未有的匹配来限制I和Q的输出.知字干脆频率合成涔(DDS),随意的波形发生器，频率计SumaryDirectdigitalsynthesi

3、s(DDS)isatechniqueforusingdigitaldataprocessingblocksasameanstogenerateafrequency-andphase-tunableoutputsignalreferencedtoufixed-frequencyprecisionclocksource.Inessence,thereferenceclockfrequencyisudivideddown,inaDDSarchitecturebythescalingfactorsetforthinaPrOgraMnabIebinarytuningword.Thetuningwordi

4、stypically24-48bitslongwhichenablesaDDSimplementationtoprovidesuperioroutputfrequencytuningresolution.Today,Scost-competitive,high-performance,functionally-integrated,andSmallpackage-sizedDDSproductsarefastbecominganalternativetotraditionalfrequency-agileanalogsynthesizersolutions.Theintegrationofah

5、igh-speed,high-perfo11nance,DconverterandDDSarchitectureontoasinglechip(formingwhatiscommonlyknownasaCoinplete-DDSsolution)enabledthistechnologytotargetawiderrangeofKeywordsDirectdigitalsynthesis(DDS),Thegeneratorofarbitrarywaveform,Frequencymeasure书目I、正文4一、设计要求说明4二、方案论证4三、各模块设计原理6I、相位累加器62、建立RoV宏单元

6、73,频率限制与相位限制模块124、动态显示模块155、分频模块186、测频模块207、限制模块22四、总装图23五、编程下载24II、结论25IIK参考文献2526IVx忒验感想I、正文一、设计要求说明I本试脸的内容是运用DDS的方法设计一个随意频率的正弦信号发生器，利用QuartusII完成设计、仿真等工作，并进行硬件测试。1、 基本要求，1) 利用QUartUSIl软件和SmartSOPC试验箱实现DDS的设计。2)利用试验箱上的D转换沿件将ROM输出的数字信号转换为模拟信号，能够通过示波器视察到正弦波形。3) 通过开关输入DDS的频率和相位限制字，可分别对波形的频率和相位进行调整，并能

7、用示波器视察加以5佥证。4) 设计实现一个频率计，可对波形频率加以测量，同时和示波器上显示的须率进行对比,肯定误差不能超过1Hz。2、 扩展要求I1) 设计能输出多种波形(三角波、锯齿波、方波等)的多功能波形发生罂，并能通过开关对各种波形进行转换。2) 当RoM中只存储1/4个波形的时候，也能设计输出完整的波形。3) 可对输出的两路相位差进行测量，并且在数码管上显示。二、方案论证：DDS即DirectDigitalSynthesizer数字合成器，是种新型频率合成技术。具有相对带宽大、频率转换时间短、辨别力嬴、相位连续性好等优点，很简单实现频率、相位和幅度的数控调制，广泛应用于通讯领域。DDS

8、的基本结构如图2.1所示，主要由相位累加器、相位调制器、正弦波数据表(ROM)、D/A转换器构成。相位累加器由N位加法器N位寄存器构成。每来一个时C1.OCK,加法器就将频率限制字fword与累加寄存器输出的累加相位数据相加，相加的结果又反馈送至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下接若与频率限制字相加。这样，相位累加器在时钟作用下，不断对频率限制字进行线性相位累加。由此可以看出，相位累加器在每个时钟脉冲输入时，把频率限制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加落的溢出频率就是DDS输出的信号频率。用相位累加器输出的数据作为波形存储潜（ROM）的相位取样

9、地址，这样就可把存储在波形存储器内的波形抽样值（二进制编码）经隹找表杳出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，由D/A转换器将数字信号转换成模拟信号输出，DDS信号波程示意图如图2.2所示.由于相位累加器为N位，相当于把正弦信号在相位上的精度定为丫位（N的取值范闹般为2432）,所以辨别率为1/2N.若系统时钟频率为FCIk,频率限制字fword为1,则输出频率为Fout=Fclk2N,这个频率相当下“基集”。若fword为B,则输出频率为：F.=B*当系统输入时钟频率Fclk不变时，输出信号频率为频率限制字M所确定。由上式可得：B=2jvx端FClk其中B为频率字，留意B要

10、取整，有时会有误差。选取RoM的地址（即相位累加器的输出数据）时，可以间隔选项，相位寄存器输出的位数M一般取10l6位，这种截取方法称为截断式用法，以削减ROH的容量。M太大会导致ROM容量的成倍一升，面输出精度受D/A位数的限制未有很大改善。图2.2DDS工作流程示意图三、各模块设计原理I1、相位K加器：累加涔由一个全加涔和一个寄存黯构成。从功能上看寄存器即是将输入的数据留存，然后延时个时钟频率后输出。可通过VHD1.语言当中的IF语句实现。所以全加器和寄存器可以通过VHD1.语言集成在一起，形成累加器。在累加的过程中，对频率限制字进行累加,对相位限制字只加一次。整个累加器用VHD1.语言描

11、述如下：累加器libraryieee;useieee.std_logic_1164.all：useieee.stdOgiC.unsigned,al1;entityleijia2isport(elk:instdlogic：adfw:instllogicvector(11downto0);频率跟制字ad_pw:instd_logic_vector(11downto0)：收;工result:bufferstd_logic_vector(11downto0)：endleijia2;architecturemaxpldofleijia2issignalres:stdlogic_vector(11downto0)：beginprocess(elk,adfw,adPW)beginifrising_edge(elk)thenres=ros+ad_fw;resullwmC5aCci!