第3章FPGA结构与配置.ppt

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1、EDAEDA技术技术实用教程实用教程 FPGA-Field Programmable Gate Array CPLD-Complex Programmable Logic Device 3.1 3.1 概概 述述输入缓冲电路与阵列或阵列输出缓冲电路输入输出 基本基本PLD器件的原理结构图器件的原理结构图3.1.1 可编程逻辑器件的发展历程可编程逻辑器件的发展历程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改进的改进的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件内嵌复杂内嵌复杂功能模块功能模块的的SoPC3.1 3.1 概概 述述3.1

2、.2 3.1.2 可编程逻辑器件的分类可编程逻辑器件的分类按集成度按集成度(PLD)分类分类 可编程逻辑器件（PLD）简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA 3.1 3.1 概概 述述3.2 3.2 简单简单PLDPLD原理原理3.2.1 电路符号表示电路符号表示常用逻辑门符号与现有国标符号的对照常用逻辑门符号与现有国标符号的对照3.2.1 电路符号表示电路符号表示图图3-4PLD的互补缓冲器的互补缓冲器 图图3-5 PLD的互补输入的互补输入 图图3-6 PLD中与阵列表示中与阵列表示图图3-7 PLD中或阵列的表示中或阵列的表示 图图3-8 阵列线

3、连接表示阵列线连接表示 3.2 3.2 简单简单PLDPLD原理原理3.2.2 PROM地 址译 码 器存 储 单 元阵 列0A1A1nA0W1W1pW0F1F1mFnp2图图3-9 PROM基本结构：基本结构：0111201110110.AAAWAAAWAAAWnnnn其逻辑函数是：其逻辑函数是：3.2 3.2 简单简单PLDPLD原理原理3.2.2 PROM图图3-10 PROM的逻辑阵列结构的逻辑阵列结构与阵列（不可编程）或阵列（可编程）0A1A1nA0W1W1pW0F1F1mFnp201,011,111,1101,011,111,1100,010,110,10WMWMWMFWMWMWM

4、FWMWMWMFmmpmpmpppp逻辑函数表示：逻辑函数表示：3.2 3.2 简单简单PLDPLD原理原理3.2.2 PROM图图3-11 PROM表达的表达的PLD图阵列图阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F图图3-12 用用PROM完成半加器逻辑阵列完成半加器逻辑阵列与 阵 列（固 定）或 阵 列（可 编 程）0A1A1A1A0A0A1F0F3.2 3.2 简单简单PLDPLD原理原理3.2.3 PLA图3-13 PLA逻辑阵逻辑阵列示意图列示意图与 阵 列（可 编 程）或 阵 列（可 编 程）0A1A1A1A0A0A1F0F3.2 3.2 简单简单PLDP

5、LD原理原理3.2.3 PLA图图3-14 PLA与与 PROM的比较的比较0A1A1F0F2A2F0A1A1F0F2A2F3.2 3.2 简单简单PLDPLD原理原理3.2.4 PAL0A1A1F0F0A1A1F0F 图3-15PAL结构：结构：图图3-16 PAL的常用表示：的常用表示：3.2 3.2 简单简单PLDPLD原理原理3.2.4 PAL11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1S

6、L0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831图图3-17 一种一种PAL16V8的部分结构图的部分结构图3.2 3.2 简单简单PLDPLD原理原理3.2.5 GAL2071 90 34 781 21 11 51 61 92 02 32 42 72 83 11381 51 8O L M CO L M C41 62 31 752 43 11 6O L M CO L M C63 23 91 574 04 71 4O L M CO L M C84 85 51 395 66 31 2O L M CO L M C1 1I/C

7、L KIIIIIIIII/O EI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QI/O/QC L KO E图图3-18 GAL16V8的结构图的结构图3.2.5 GAL图图3-19寄存器输出结构寄存器输出结构图图3-20寄存器模式组合双向输出结构寄存器模式组合双向输出结构3.2 3.2 简单简单PLDPLD原理原理(1)寄存器模式。寄存器模式。3.2.5 GAL图图3-21 组合输出双向结构组合输出双向结构图图3-22 复合型组合输出结构复合型组合输出结构3.2 3.2 简单简单PLDPLD原理原理(2)复合模式。复合模式。3.2.5 GAL图图3-23 反馈输入结构反馈

8、输入结构图图3-24输出反馈结构输出反馈结构图图3-25 简单模式输出结构简单模式输出结构(3)简单模式。简单模式。3.2 3.2 简单简单PLDPLD原理原理3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理图图3-26 MAX7000系列的系列的单个宏单元结构单个宏单元结构1、逻辑阵列逻辑阵列块块(LAB)图图3-27-MAX7128S的结构的结构3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理2、宏单元宏单元逻辑阵列逻辑阵列 乘积项选择矩阵乘积项选择矩阵 可编程寄存器可编程寄存器 3.3 3.3 CPLDC

9、PLD结构与工作原理结构与工作原理3、扩展乘积项扩展乘积项图图3-28 共享扩展乘积项结构共享扩展乘积项结构（1）共享扩展项）共享扩展项 图图3-29 并联扩展项馈送方式并联扩展项馈送方式（2）并联扩展项）并联扩展项3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理4、可编程连线阵列可编程连线阵列图图3-30 PIA信号布线到信号布线到LAB的方式的方式5、I/O控制块控制块图图3-31-EPM7128S器件器件的的I/O控制块控制块3.3 3.3 CPLDCPLD结构与工作原理结构与工作原理3.4 3.4 FPGAFPGA

10、结构与工作原理结构与工作原理3.4.1 查找表查找表0000010100000101161RAM输入A输入B输入C输入D查找表输出多路选择器图图3-33 FPGA查找表单元内部结构查找表单元内部结构查找表LUT输入1输入2输入3输入4输出图图3-32 FPGA查找查找表单元表单元图图3-34 FLEX FPGA内部结构内部结构 3.4.2 FLEX10K系列器件系列器件 3.4.2 FLEX10K系列器件系列器件(1)(1)逻辑单元逻辑单元LELE。图图3-35 LE(LC)结构图结构图(1)逻辑单元逻辑单元LE图图3-36 进位链连通进位链连通LAB中中的所有的所有LE快速加法器快速加法器,

11、比较器和计数器比较器和计数器DFF进位输入进位输入(来自上一个逻辑单元来自上一个逻辑单元)S1LE1查找表查找表LUT进位链进位链DFFS2LE2A1B1A2B2进位输出进位输出(到到 LAB中的下一个逻辑单元中的下一个逻辑单元)进位链进位链查找表查找表LUT3.4.2 FLEX10K系列器件系列器件(1)逻辑单元逻辑单元LE图图3-37 两种不两种不同的级联方式同的级联方式“与与”级联链级联链“或或”级联链级联链LUTLUTIN 3.0IN 4.7LUTIN(4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN(4n-1).4(n-1)LE1LE2LEnLE1LE2LEn0

12、.6 ns2.4 ns16位地址译码速度可达位地址译码速度可达 2.4+0.6x3=4.2 ns3.4.2 FLEX10K系列器件系列器件(2)逻辑阵列逻辑阵列LAB(Logic Array Block)图图3-38 FLEX10K LAB的的结构图结构图(3)快速通道快速通道(FastTrack)3.4.2 FLEX10K系列器件系列器件 FastTrack遍布于整个遍布于整个FLEX10K器件，是一系列水平器件，是一系列水平和垂直走向的连续式布线通道。和垂直走向的连续式布线通道。FastTrack连接是由遍布整个器件的连接是由遍布整个器件的“行互连行互连”和和“列列互线互线”组成的。组成的

13、。(4)I/O单元与专用输入端口单元与专用输入端口 图图3-39 IO单元单元结构图结构图(5)嵌入式阵列块嵌入式阵列块EAB(Embedded Array Block)3.4.2 FLEX10K系列器件系列器件 图图3-40 用用EAB构构成不同结构的成不同结构的RAM和和ROM 输 出输 出时 钟时 钟DRAM/ROM256x8512x41024x22048x1DDD写 脉 冲写 脉 冲电路电路输出宽度输出宽度8,4,2,1 数据宽度数据宽度8,4,2,1地址宽度地址宽度 8,9,10,11 写使能写使能输 入输 入时 钟时 钟3.5.1 内部逻辑测试内部逻辑测试 3.5 3.5 FPGA

14、/CPLDFPGA/CPLD测试技术测试技术 3.5.2 JTAG边界扫描测试边界扫描测试 图图3-41 边界扫描电路结构边界扫描电路结构 3.5.2 JTAG边界扫描测试边界扫描测试 表表3-1 边界扫描边界扫描IO引脚功能引脚功能引引 脚脚描描 述述功功 能能TDI测试数据输入测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据在测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。的上升沿移入。TDO测试数据输出测试数据输出(Test Data Output)测试指令和编程数据的串行输出引脚，数据在测试指令和编程数据的串行输出引脚，数据在TCK的下降

15、沿移出。如果数据没有被移出时，该引脚处的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。于高阻态。TMS测试模式选择测试模式选择(Test Mode Select)控制信号输入引脚，负责控制信号输入引脚，负责TAP控制器的转换。控制器的转换。TMS必须在必须在TCK的上升沿到来之前稳定。的上升沿到来之前稳定。TCK测试时钟输入测试时钟输入(Test Clock Input)时钟输入到时钟输入到BST电路，一些操作发生在上升沿，而另电路，一些操作发生在上升沿，而另一些发生在下降沿。一些发生在下降沿。TRST测试复位输入测试复位输入(Test Reset Input)低电平有效，异步复位边界扫

16、描电路低电平有效，异步复位边界扫描电路(在在IEEE规范中规范中，该引脚可选，该引脚可选)。3.5.2 JTAG边界扫描测试边界扫描测试 JTAG BST需要下列寄存器：需要下列寄存器：指令寄存器指令寄存器旁路寄存器旁路寄存器边界扫描寄存器边界扫描寄存器用来决定是否进行测试或访问数据寄用来决定是否进行测试或访问数据寄存器操作存器操作这个这个1bit寄存器用来提供寄存器用来提供TDI和和TDO的最小串行通道的最小串行通道由器件引脚上的所有边界扫描由器件引脚上的所有边界扫描单元构成单元构成3.5.2 JTAG边界扫描测试边界扫描测试 图图3-42 边界扫边界扫描数据移位方式描数据移位方式 3.5.2 JTAG边界扫描测试边界扫描测试 图图3-43 JTAG BST系统内部结构系统内部结构 图图3-44 JTAG BST系统与与系统与与FLEX器件关联结构图器件关联结构图 3.5.2 JTAG边界扫描测试边界扫描测试 图图3-45 JTAG BST选择命令模式时序选择命令模式时序 3.5.2 JTAG边界扫描测试边界扫描测试 TAP控制器的命令模式控制器的命令模式 l l SAMPLEPRE