LED显示屏控制系统介绍.docx
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1、LED显示屏掌握系统介绍1.ED显示屏掌握系统引言目前显示屏按数据的传输方式主要有两类:一类是承受与计算机显示同一内容的实时视频屏;另一类为通过USB、以太网等通信手段把显示内容发给显示屏的独立视频源显示屏,假设承受无线通信方式,还可以随时更显示内容,敏捷性高。此外,用一套嵌入式系统取代计算机来供给视频源,既可以降低本钱,又具有很高的可行性和敏捷性,易于工程施工。因此,独立视频源LED显示系统的需求越来越大。本系统承受ARM+FPGA的架构,充分利用了ARM的超强处理力量和丰富的接口,实现真正的网络远程操作,因此不仅可以作为一般的LED显示屏掌握器,更可以将各显示节点组成大型的户外广告传媒网络
2、。而FPGA是一种格外敏捷的可编程规律器件,可以像软件一样编程来配置,从而可以实时地进展敏捷而便利的更改和开发,提高了系统效率。1独立视频LED显示屏掌握系统1.ED显示屏的主要性能指标有场扫描频率、区分率、灰度级和亮度等。区分率指的是掌握器能掌握的LED管的数量,灰度级是对颜色的区分率,而亮度高则要求每个灰度级的显示时间长。明显,这3个指标都会使得场扫描频率大幅度降低,因此需要在不同的场合对这些指标进展适当的取舍。通常灰度级、亮度和场扫描频率由单个掌握器打算,而区分率可以通过掌握器阵列的方式得到很大的提高。这样,每个掌握器的灰度和亮度很好,场扫描频率也适当,再通过掌握器阵列的形式,实现大的掌
3、握面积,即可实现颜色细腻的全彩色超大屏幕的LED显示掌握器。独立视频LED系统完全脱离计算机的掌握,本身可以实现通信、视频播放、数据分发、扫描掌握等功能。为了实现大屏幕、全彩色、高场频,本系统承受掌握器阵列模式,如图1所示。2 系统可以通过网络接口(以太网接口)由网络效劳器端更本地的数据,视频播放局部则通过对该数据进展解码,获得RGB格式的视频流。再通过数据分发单元,将这些数据分别发送到不同的LED显示掌握器上,掌握器将播放单元供给的数据显示到全彩色大屏幕LED上。3 1.ED显示屏掌握系统通信接口和视频播放单元本系统的通信接口和视频播放局部由ARM+uClinux实现。ARM(Advance
4、dRISCMaChine)是英国ARM公司设计开发的通用32位RlSC微处理器体系构造,设计目标是实现微型化、低功耗、高性能的微处理器。Linux作为一种稳定高效的开放源码式操作系统,在各个领域都得到了广泛的应用,而UClinux则是特地针对微掌握领域而设计的Linux系统,具有可裁减、内核小、完善的网络接口协议和接口、优秀的文件系统以及丰富的开源资源等优点,正被越来越多的嵌入式系统采纳。系统中使用IntelXScale系列的PXA255芯片,与ARMv5TE指令集兼容,沿用了ARM的内存治理、中断处理等机制,并在此根底上做了一些扩展,如DMA掌握器、LCD掌握器等。由于ARM9的处理力量有限
5、,目前只用其播放320X240像素的视频。4 系统视频播放的数据来自于系统中的SD存储卡(SeCUreDigitalMemoryCard)。更SD卡的数据有两种方式:一种是用计算机更SD卡的数据;另一种是通过网络接收效劳器的数据,直接由ARM更SD卡。此外,播放器也可以直接播放网络传送的MPEG-4格式数据。由于XSCaIe未供给物理层接口,假设想实现网络功能需外接一片物理层芯片。本系统选用SMSC公司的高性能100M以太网掌握器LAN9118。5 1.ED显示屏掌握系统视频数据分发由于掌握器承受阵列模式,因此需要对视频源供给的数据进展分发,将不同行列的数据正确地送入不同的掌握器。5.1 数据
6、分发单元方案本系统中的LED掌握器灰度级高达3X12位(可显示多达64G种颜色)、掌握区域为128X128点。系统播放单元供给的数据为320X240像素,因此需要分解成6个LED掌握器来掌握(见图Do因此,需要将PXA255供给的RGB数据分3组发送到这6块掌握器,以FPGA实现,方案如图2所示。1.CD接口子模块接收PXA255LCD接口的数据和掌握信号,将这些输入的数据进展逐点校正之后存入SDRAM0然后将该场数据分成3组,每组128行(最终一组只有64行,为了后面掌握板的全都性,此处由总线调度器补零),同时发送,之后由LED显示掌握器处理。5.2 存储器安排和总线调度为了便利各模块间的接
7、口,有利于不同时钟域的数据同步,系统的存储器承受两级存储模式,即SDRAM作为主存储器,而各模块也有相应FIFO作为CaChe。SDRAM具有容量大、带宽高、价格廉价等优点;但是掌握比较简单,每次读写有多个掌握和等待周期。因此为了提高效率,通常承受地址递增的猝发读写方式,而不能像SRAM那样随时读取任意地址的数据。本方案承受完全动态的内存安排机制,即每个模块恳求时,假设不是同一场数据,则可以安排到一块的内存,而一旦该内存的数据不再有效,则释放这块内存。这样,每块内存都有自己的属性,标志是使用中的内存,还是空闲内存,以及当前内存中的数据是否在等待被使用的队列中,因此内存需要分成3块。其中一块存储
8、逐点校正参数,一块存储当前场数据,另一块存储上一场数据(即正在发送的数据)。这就要求在一个场同步周期内需要将数据发送完毕,而这一要求是完全可以到达的。总线调度是本模块的核心局部,必需准确计算总线带宽的占用状况,确定各局部FIFO的深度,以保证各个FIFO不会消灭溢出或读空的现象。总线调度器需要调度3块存储器,还需要为每一个模块维护一个偏移地址的首地址,以及一个偏移地址计数存放器。为了便于计算偏移地址,用SDRAM物理上的两行存储一行的数据,而将多余局部空余。总线调度器的仲裁算法为:逐点校正参数与校正后数据写入SDRAM的优先级一样,承受先来先得的方式占用总线,分别由各自FIFO的指针来触发总线
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