基于VHDL的数字钟设计.docx

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1、安徽工业经济职业技术学院毕业论文（设计）题目：基于VHDL的数字钟设计系另1J：电子信息技术系专业：电子信息工程技术学号：202354427学生姓名：王射指导教师：王俊职称：二0一四年五月月十三日【摘要】20世纪90年代，国际上电子和计算机技术较为先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，【关键词】数字钟E

2、DAVHDL语言目录摘要：1关键词：11,设计目的42.设计内容43,设计原理43.1 数字钟的根本工作原理43.2 数字钟设计的电路原理图6.3.3 元模块的设计64.1 秒计数器的模块64.2 分计数器的模块84.3 时计数器的模块104.4 整点报时器模块124.5 调时调分模块134.6 LED显示译码器模块155.仿真结果17.结语17参考文献18绪论EDA是电子设计自动化（ElCCtroniCDeSignAUtomatiOn）的缩写，是90年代初从CADd+算机辅助设备），CAM（计算机辅助制造），CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念开展而来的。EDA技术是以计

3、算机为工具，根据硬件描述语言HDL完成的设计文件，自动的完成逻辑编译，化简，分割，综合及优化，布局布线，仿真以及对特定目标芯片的适配编译和编程下载等工作，这种将设计实体内外局部的概念是VHDL系统设计的根本点。应用VHDL进行工程设计的优点是多方面的。其优点是：与其它硬件描述语言相比，VHDL具有更强的行为描述能力，从而解决了他成为系统设计领域最正确的硬件描述语言，强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证；VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能和可行性，及时可对设计进行。它的计时周期为24小时，显示满刻度为

4、24时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比拟器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QUARTUSII软件进行电路波形仿真，下载到EDA实验箱进行验证。1.设计目的1）熟练地运用数字系统的设计方法进行数字系统设计；2）能进行较复杂的数字系统设计；3）按要求设计一个数字钟。2 .设计内容1）要求显示秒、分、时，显示格式如下：图显小格式2）可清零、可调时，具有整点报时功能。3 .设计原理3.1 数字钟的根本工作原理：数字钟以其显示时间的直观性、走时准确性

5、作为一种计时工具，数字钟的根本组成局部离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。数字钟的根本原理方框图：数字钟实现原理框图1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分60进制计数，即从0到59循环计数，时钟一一24进制计数，即从0到23循环计数，并且在数码管上显示数值。2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是IHZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计

6、数。可以根据我们自己任意时间的复位。5） 4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答的报警声音。6） 1.ED灯在时钟显示时有把戏显示信号产生。即根据进位情况，LED不停的闪烁，从而产生把戏信号。根据总体方框图及各局部分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用数字时钟控制单元时调整分调整使能端信号CLK信号时显示分显示秒显示24进制60进制60进制LED显示整点报时把戏显示24进制，而分钟均是采用6进制和10进

7、制的组合。3.2 数字钟设计的电路原理图24进制数字钟的电路图4 .单元模块的设计秒计数器模块1.IBRARYieee;useieee.std_logic_l164.all;useieee.std_logic_unsigned.all;ENTITYsecondISPORT(clk,reset,setmin:INSTD_LOGIC;enmin:OUTSTD_LOGIC;daout:OUtstd_logicvector(6downto0);ENDentitysecond;ARCHITECTUREfunOFsecondISSIGNALcount:STD_LOGIC_VECTOR(6downto0);

8、SIGNALenmin_l,enmin_2:STD_L0GIC;enmin_l为59秒时的进位信号BEGINdaout=count;enmin_2由Clk调制后的手动调分脉冲信号串enmin_2=(setminandelk);setmin为手动调分控制信号，高电平有效enmin=(enmin_lorenmin_2);enmin为向分进位信号process(clk,reset,setmin)beginif(reset=,O,) then count=0000000,r; elsif(clkevent and elk-l)then if(count(3 downto 0)=100,)then if

9、(count 16#60#)thenif(count=t, 1011001 ,)thenenmin=T;COUnt=“0000000”；else count=count+7;end if;else-count=,10000000rt;end if;elsif(count 16#60#)then count=count+l;-假设reset为0,那么异步清零一一一否那么，假设CIk上升沿到-假设个位计时恰好到1001即9又假设count小于16#60#,即60H-又假设已到59D那么置进位为1及count复0未到59D,那么加7,而+7=+1+6,那么作力口 6校正enmin-l=0, afte

10、r 100 ns;elseend if;end if;end process;end fun编译过程：仿真图如下：假设count不小于16#60#即count等于或大于16#60#-count 复 0end if (cont6#60#)-假设个位计数未到1001那么转此句再判假设CoUnt16#60#那么count加1一一那么没有发生进位分计数器模块1.IBRARYieee;useieee.std_logic_l164.all;useieee.std_logic_unsigned.all;ENTITYminuteISPORT(elk,elk1,reset,SethourlNSTD_LOGIC;

11、enhour:OUTSTD_LOG1C;daout:outstd_logic_vector(6downto0);ENDentityminute;ARCHITECTUREfunOFminuteISSIGNALcount:STD_LOG!C_VECTOR(6downto0);SIGNALenhour_l,enhour_2:STD_LOGIC;BEGINdaout=count;enhour_2=(sethourandclkl);enhour=(enhour_lorenhour_2);process(clk,reset,sethour)beginif(reset=,O)thencount=,00000

12、00n;假设reset=O,那么异步清零elsif(clkeventandclk=,)then否那么，假设clk上升沿到if(count(3downto0)=l()0,)then假设个位计时恰好到“1001即9if(count16#60#)then-又假设count小于16#60#,即60if(count=f,101100,)then又假设已到59Denhour-l=,l,;那么置进位为1Count=,OOOOOOOh;count复0ELSEcount=count+7;假设count未到59D,那么加7,即作加6校正endif;.使前面的16#60#的个位转变为842IBCD的容量elseco

13、unt=,0000000n;count复0(有此句，那么对无效状态电路可自启动)endif;elsif(count16#60#)thencount=count+1;假设COUnt16#60#那么count加1enhour_1=,O,after100ns;没有发生进位elseCoUnt=”00()0000”；否那么，假设count不小于16#60#COUnt复0endif;endif;endprocess;ENDfun;编译过程：仿真图如下：时计数器模块1.IBRARYieee;useieee.std_logic_l164.all;useieee.std_logic_unsigned.all;E

14、NTITYhourISPORT(clk,reset:INSTD_LOG1C;daout:outstd_logic_vector(5downto0);ENDentityhour;ARCHITECTUREfunOFhourISSIGNALcount:STD_LOGIC_VECTOR(5downto0);BEGINdaout=count;process(clk,reset)beginif(reset=,O,)thencount=,000000,;-假设reset=。，那么异步清零elsif(clk,eventandelk-)then-一否那么，假设Clk上升沿到if(count(3downto0)=,100,)then一一假设个位计时恰好到100即9if(count=16#23#)then一一23进制count=count+7;-假设到23D那么elsecount=,OOOOOOn;-复Oendif;elsif(count16#23#)then-假设未到23D,那么count进1count=count+1;else否那么清零count=,OOOOOO;endif;endif;endprocess;ENDfun;编译过程：仿真图如下:整点报时器模块