2022VHDL课程实验报告(Quartus II 软件使用与 VHDL 基础程序设计).docx

VHDL语言及应用实验报告班级信息姓名学号实验日期202X实验名称QuartusIl?次件使用与VHDL基础程序设计一、实验目的：（1）掌握QuartusIl开发软件的基本使用，包括新建工程，代码编写与添加,工程编译与综合，建立波形仿真等步骤；（2）通过与门电路（AndGate）功能的编写，掌握VHDL程序的基本设计结构。二、实验设备及软件：电脑，QuartusIl软件四、实验过程1 .新建工程打开软件，Flle-New-NewQuartusIlProjec然后点击0K,新建工程的第一个界面直接点击Next,界面第一行要在FPGA工程文件夹路径后再加上单独工程的名字，界面第二，第三行分别与工程目录名设定相同，因此都写AndGate。选择实验需要的器件型号。2 .新建与添加代码文件第1行,程序包的第4行: 名ISo第2行：库、调用说明。 ENTITY实体对.vhd文件先进行编辑，编辑之后才可进行保存，点击左上方保存按钮，将代码文件保存至工程目录中，文件名为AndGateo第6行，第7行：输入的端口类型，输出的端口类型。第12行：将信号赋值给对应的输出端口。3 .工程编译编译完成，通过下方的Message窗口可以确认编译是否成功，如有错误，从MeSSage信息提示判断代码何处出现错误，在编译完成后，点击左侧编译窗口中的RTLViewer可以查看代码综合生成的电路，此时编译窗口中还有一布EDANetlistWriter没有自动完成，如果要进行功能波形仿真，则此时要再双击EDANetlistWriter完成。4 .波形仿真点击左上角的File-New-VectorWaveformFile点击0K,出现波形文件界面后，点击左上方保存按钮，将其保存至工程目录中，默认命名与工程名相同，都为AndGateo在波形文件界面左侧的Name拦中右键，选择lnsert->lnsertNodeorBus,在弹出的界面中，点击NodeFinder。在NodeFinder界面中，先点击右上方的Listo下方出现所有输入输出端口，可以选择不同的端口，点击中间的>符号进行添加；将输入信号都设置好后，点击上方工具栏中的StartSimuIation按钮，开始运行仿真，等待片刻后就会出现仿真结果。5 .功能仿真Processing-SimulatorTooI-FunctionaI-GenerateFunctionalSimulationNetliSt,点击Start然后点击Peport.五、实验结果记录及分析tcXXn<AndGeteAndG¼e.vhd(ntffy4Cydonm：EPKSSF44C*电AndGeteS%rraflfc¾fk«awLIBRARYIEEE；USEI£BE.Std_Logic_l164.AU;Row：ComplaDonCuttoMz.iovComPI。0<*9n7A&冲"HitSettm93TBVWwIUponAAn*fws&Elaborebon>APartrtJooMcr9cVOHMUtS2"S4RTLVieweeQStateMactnVwrYTCh0fc>9rM4pVWwtrMftpplENTITYAndGateISIPORTQ(arb:INstdLoqic:YC:OUTStd_Logic>END；QARCHITEXTOREhehvOFAndGateBBEGINlc<-aandb;END；Messaae204019GeneratedfileAndGate-vd.sdoinfolderRD:/Quactus13.OZFPGAePrj/AndG1用QuartusII64-BitEDANetlistWriterwassuccessful.0errors90warnin(293000QuartusIIFullCompilationwassuccessful.0errors,8warnings六、总结本次实验熟悉了QUartUSll的使用方法，以及使用时应该注意的问题。学习了VHDL语言。在实验中应该注意语言的格式要求，留意语法标准，整理好逻辑思维的同时保证格式正确。有了这次实验对这门课有了更加深入的了解。1LIBRARYIEEE；2USEIEEE.Std_Logic_1164.ALL；34ENTITYAndGateIS5IPORT6El(azb:INStd_Logic;7c:OUTstd_logic);8END；9ioBarchitecturehehvofAndGateis11BBEGIn12l11c<=aANDb;13END;