VHDL8位减法器的设计.ppt

VHDL8位减法器的设计一、设计要求二、基本原理三、设计方案及实现方法四、设计条件五、设计步骤六、结果与分析 一、设计要求 1.完成8位减法器的设计 2.进行波形仿真，并分析仿真波形图，得出结论二、基本原理 2.1半减器电路图 2.2半减器真值表 2.3全减器的原理 1.全减器是两个二进制的数进行减法运算时使用的一种运算单元。2.最简单的全减器是采用本位结果和借位来显示，二进制中是借一当二，所以可以使用两个输出变量的高低电平变化来实现减法运算。2.4全减器电路图 2.5全减器真值表 三、设计方案及设计方法 1、用VHDL语言设计一个半减器，并进行编译仿真；2、在半减器的基础上，利用元件例化语句，设计一个一位的全减器，并编译仿真；3、在全减器的基础上，利用元件例化语句，编写8位减法器程序，再进行编译仿真，可以验证设计。四、设计条件 1.计算机 2.Quartus 五、设计步骤 5.1半减器的设计 半减器的源程序如下：5.2全减器源程序如下：5.3减法器源程序如下：5.4仿真波形